Konstruujemy mega wydajny procesor.

[Gwynbleidd 0]

Co do większej ilości cache u AMD, to wykupili oni pewien patent, który pozwoli upchać większą ilość na tej samej powierzchni - podobno cenowo się to nie będzie różnić od obecnych rozwiązań. Jeśli tak, to czemu tego nie robić? Jakiś tam skok wydajnościowy na pewno będzie.

 

Owszem maja technologie... Ale problem jest jeszcze taki, ze procki AMD nie maja takiego zapotrzebowania na wymiane danych z pamiecia jak P4. Zintegrowanie kontrolera pamieci tez poprawilo ta sytuacje, wiec wydaje mi sie, ze dokladanie cache L3 bedzie jakims desperackim krokiem, byle tylko go wykonac i pokazac cokolwiek nowego

 

 

Moznaby porownac wydajnosc AMD64 4000+ 2,4GHz z 1MB cache na rdzeniu San diego z 3800+ 2,4GHz z 512KB cache na rdzeniu Venice. Sproboje poszukac jakiegos testu...

 

Znalazlem na Tomshardware: http://www.tomshardware.pl/cpu/20041019/at...64_4000-01.html

[Shark19 0]

zapomniałeś ze teoria jest piekna. Ze swiatem rzadzą pieniądze i na dzien dzisiejszy można by wprowadzić rewolucyjne rozwiazania energetyczne, zmienic wszystko w układach logicznych -ale dzis nikt niechce tego wprowadzac ze wzgledów ekonomicznych i totalnych zmian produkcyjnych -narazie bedziemy grzebac sie w tym co mamy bo sie opłaca -a nowa technologia jest zamknieta w sejfach wraz z prawami autorskimi wielkich koncernow by nikt nie pokazał nam że to co oni nam oferuja to wielkie mydlenie oczu we wszystkich mediach -bo jak mam rozumiec wysyp "NAGŁY ?" technologi 4 8 rdzeniowych <-- tego sie nie wymysla z dnia na dzien z miesiaca na miesiac.

Wiadomo że producenci woleli by nie ponosić wogóle kosztów na ciągłe doskonalenie architektur swoich procesorów, i zmnieniają cos jeżeli muszą.

 

Przykład, Intel wprowadził architeture P6 i praktycznie przez 3 lata nic nie zminial poza technologiami produkcji na mniejsze, czując sie niezagrożony, ale ta sielanke przerwał Athlon co zmusiło Intela do pracy i zastosowania nowych rozwiązań ( Pentium 4 ). Niewiem czy rozwiązanie te, takie jak Trace cache, wyciągnął z sejfu i je poprostu zastosował czy wymyślił podczas prac nad P4.

 

Przykład, AMD po prezentacji Conroe zakasało rękawy i przeprowadzi dość poważną modernizacje Athlona 64 ( rdzeń k8 ), i tak powstanie K8L który ma pojawić się w 1 kwartale 2007.

 

 

 

dobrze sie czytało fragmęty twojej pracy dyplomowej.

Dzięki za uznanie.

 

Fragmentami mojej pracy dyplomowej były tylko opisy 3 architektur na początku, zresztą i tak są trochę obcięte i skrócone, oraz pozbawione rysuknów i grafik. Wszystko co później, pisałem na potrzeby tego wątku z głowy.

[Shark19 0]

Owszem maja technologie... Ale problem jest jeszcze taki, ze procki AMD nie maja takiego zapotrzebowania na wymiane danych z pamiecia jak P4. Zintegrowanie kontrolera pamieci tez poprawilo ta sytuacje, wiec wydaje mi sie, ze dokladanie cache L3 bedzie jakims desperackim krokiem, byle tylko go wykonac i pokazac cokolwiek nowego

Moznaby porownac wydajnosc AMD64 4000+ 2,4GHz z 1MB cache na rdzeniu San diego z 3800+ 2,4GHz z 512KB cache na rdzeniu Venice. Sproboje poszukac jakiegos testu...

 

Znalazlem na Tomshardware: http://www.tomshardware.pl/cpu/20041019/at...64_4000-01.html

L3 będzie czymś innym niż większe L2, bo jest to dadanie kolejnego poziomu cache.

 

Patrząc na ten schemat :

 

 

L3 będzie znajdować się pomiędzy Cross-barr switch i kontrolerem pamięci.

 

Takie rozwiązanie pozwoli na szybszą wymianę danych między rdzeniami, większą koherencje danych, i zmniejszy ilość odwołań do pamięci DDR poprzez kontroler.

 

W przypadku dwóch rdzeni, nie da jeszcze zauważalnego wzrostu, ale w przypadku czterech rdzeni będzie bardzo pożytecznym rozwiązaniem.

 

W Quad Core L3 będzie spełniać b. ważne zadanie:

 

 

 

Kontroler DDR i Hyper Transport będą ładować dane do cache L3, skąd już każdy rdzeń będzie sobie pobierał. Dodatkowo rdzneie będa się mogły komunikować ze sobą bezpośrednio ( zielone strzałki ).

Takie rozwiązanie spowoduje że nie będzie wewnątrz proca żadnego wąskiego gardła i będzie to wszystko działac podobnie jak pierścieniowy kontroler pamięci w ATI R520/580

[Gwynbleidd 0]

L3 będzie czymś innym niż większe L2, bo jest to dadanie kolejnego poziomu cache.

 

Patrząc na ten schemat :

 

 

 

L3 będzie znajdować się pomiędzy Cross-barr switch i kontrolerem pamięci.

 

Takie rozwiązanie pozwoli na szybszą wymianę danych między rdzeniami, większą koherencje danych, i zmniejszy ilość odwołań do pamięci DDR poprzez kontroler.

 

W przypadku dwóch rdzeni, nie da jeszcze zauważalnego wzrostu, ale w przypadku czterech rdzeni będzie bardzo pożytecznym rozwiązaniem.

 

W Quad Core L3 będzie spełniać b. ważne zadanie:

 

Kontroler DDR i Hyper Transport będą ładować dane do cache L3, skąd już każdy rdzeń będzie sobie pobierał. Dodatkowo rdzneie będa się mogły komunikować ze sobą bezpośrednio ( zielone strzałki ).

Takie rozwiązanie spowoduje że nie będzie wewnątrz proca żadnego wąskiego gardła i będzie to wszystko działac podobnie jak pierścieniowy kontroler pamięci w ATI R520/580

 

Thx W takim wypadku cache L3 bedzie jak najbardziej pozadany

[Podstavsky 0]

No Shark niezła robota... Ja też zaczynam się w tym kierunku dokształcać W wakacje pogadamy

Co do cache L3 to miał już ją Gallatin - 2MB... Dlaczego Intel nie kontynuował prac nad L3?

[voytass84 0]

.

[Mumineq666 0]

wyręczę Cię trochę, na za miesiąc mam zaprojektować sumator 8 bitowy na zajęcia z ukłądów logicznych. Wystarczy podpiąc 8 takich i już mamy sumator 64bitowych liczb całkwoitych..itd. Jak tak się skrzykniemy całą społecznością PClaba, to może za 10 lat swotrzymy jakiś 486 :D:D

[Gwynbleidd 0]

Intel mógłby najpierw zwiększyć ilosć cache L1

 

L1 u Intela dziala kompletnie inaczej niz np u AMD. P4 przechwuja zdekodowane mikrooperacje - 12 u-Ops - 12tys. Po prostu zdecydowali sie podejsc naczej do problemu niz AMD i nie mozna porownywac rozmiarow L1, takie podejscie jest niespecjalnie miarodajne.

 

 

ps. Poza tym, wydawalo mi sie, ze juz w tym watku bylo to opisane doklandie...

 

No Shark niezła robota... Ja też zaczynam się w tym kierunku dokształcać W wakacje pogadamy

Co do cache L3 to miał już ją Gallatin - 2MB... Dlaczego Intel nie kontynuował prac nad L3?

 

Zapewne dlatego, ze dla P4 i generalnie procesorow jednordzeniowych niewiele wnosil... poteznie zwiekszal koszt produkcji, a przyrost wydajnosc byl mizerny. Dlatego moja reakcja na cache L3 u AMD byla na poczatku taka, a nie inna Ale AMD ma zapewne zamiar tym buforem wspomoc wymiane danych miedzy kilkoma rdzeniami i ramem. W tym momencie moze miec to juz duze znaczenie, gdyz taki procesor bedzie mial o wiele wieksze zapotrzebowanie na wymiane danych z ramem.

 

Cache L2/L3 jest buforem miedzy ramem a procesorem, ew rdzeniami, w pewnym momencie zwiekszenie go nie daje rzadnego wzrostu wydajnosci, czesc po prostu bedzie 'lezala odłogiem'.

[Podstavsky 0]

Zapewne dlatego, ze dla P4 i generalnie procesorow jednordzeniowych niewiele wnosil... poteznie zwiekszal koszt produkcji, a przyrost wydajnosc byl mizerny.

Oj coś mi się zdaje że nie Gallatin EE3.46 z L3=2MB to najszybszy obecnie procek jednordzeniowy Intela!!! Owszem strasznie drogi nadal, ale bije 670 i EE3.73

Na pewno L3 dało dużo Ale zdjae mi się że L1 na poziomie 20kb ma w tym swój udział...

[Shark19 0]

Cache L2/L3 jest buforem miedzy ramem a procesorem, ew rdzeniami, w pewnym momencie zwiekszenie go nie daje rzadnego wzrostu wydajnosci, czesc po prostu bedzie 'lezala odłogiem'.

Chyba żeby proc miał 2 GB cache które robiłoby za pamięć RAM

[Podstavsky 0]

Chyba żeby proc miał 2 GB cache które robiłoby za pamięć RAM

No... Wtedy opóźnienie by spadło do min. Całkiem dobry pomysł...

[Shark19 0]

Oj coś mi się zdaje że nie Gallatin EE3.46 z L3=2MB to najszybszy obecnie procek jednordzeniowy Intela!!! Owszem strasznie drogi nadal, ale bije 670 i EE3.73

Na pewno L3 dało dużo Ale zdjae mi się że L1 na poziomie 20kb ma w tym swój udział...

Czytałeś co chwile wcześniej napisał Gwynbleidd o cache L1 u Intela ? Chyba nie

 

L1 u Intela dziala kompletnie inaczej niz np u AMD. P4 przechwuja zdekodowane mikrooperacje - 12 u-Ops - 12tys. Po prostu zdecydowali sie podejsc naczej do problemu niz AMD i nie mozna porownywac rozmiarow L1, takie podejscie jest niespecjalnie miarodajne

 

 

 

A jakby już chceć porównać rozmiary cache, to L1 w Northwoodzi/Galatinie, nie ma sumarycznie 20 KB.

 

Cache danych ma 8 KB, a Trace Cache ( cache instrukcji ) ma 12K uOps ( 12 tyś mikro instrukcji ), a co do pojemności liczonej w bajtach, to ma pojemnosc 96 KB

 

Więc sumarycznie wychodzi 104 KB.

[Gwynbleidd 0]

No... Wtedy opóźnienie by spadło do min. Całkiem dobry pomysł...

 

Generalnie to tak... ale cena bylaby kosmiczna - to raz, a dwa, ze cache dziala na innej zasadzie niz ram, cache - to pamiec statyczna, ram -dynamiczna.

 

 

W sumie AMD sie troche 'przyblizyl' do tego powyzszej propozycji integrujac kontroler pamieci w procesorze, eliminujac opoznienia wynikajace z calego balaganu na plycie glownej, ktory 'lezy' zazwyzaj miedzy ramem a procem. Dlatego zapewne nie potrzebuje w ogole tak duzo cache, 512kB-1MB na rdzen/procesor gdy intel laduje zazwyczaj od 1-2 MB

[Podstavsky 0]

Czytałeś co chwile wcześniej napisał Gwynbleidd o cache L1 u Intela ? Chyba nie

Gwynbleidd? Przecież Ty o tym pisałeś w 1. poście

Co do jego wypowiedzi - przeoczyłem pewnie coś...

[Gwynbleidd 0]

Gwynbleidd? Przecież Ty o tym pisałeś w 1. poście

Co do jego wypowiedzi - przeoczyłem pewnie coś...

 

Shark pisal, pisal ale sobie po krótce powtorzylem kilka postow wyzej

[incognito 0]

Myśleliście nad ciekłym azotem do chłodzienia tego ''cacka''??

[Podstavsky 0]

ale sobie po krótce powtorzylem kilka postow wyzej

Nie szkodzi...

Ale nie wiem po co się pluł

[Gwynbleidd 0]

Myśleliście nad ciekłym azotem do chłodzienia tego ''cacka''??

 

eee tam. Spojrz na Pentium M albo Turiona - wydzielaja srednio od 25-35W - cos takiego moznaby wiekszym radiatorem ogarnac. Przy zastosowaniu odpowiednich technologii, ulozeniu poszczegolnych blokow funkcyjnych zeby rozprowadzic cielplo na cala powierzchnie, no i jeszcze pewnie pare myków moznaby zastosowac to w sumie jakies ekstremalne chlodzenie nie byloby potrzebne.

[kresek 0]

Cache danych ma 8 KB, a Trace Cache ( cache instrukcji ) ma 12K uOps ( 12 tyś mikro instrukcji ), a co do pojemności liczonej w bajtach, to ma pojemnosc 96 KB

jeśli chodzi o efektywny rozmiar trace cache, ciekawych informacji dostarcza RMMA:

 

http://www.digit-life.com/articles2/cpu/rmma-presler.html

 

(tabela 9)

 

jak widać, TC pojemnościowo odpowiada ~10 (w niezbyt życiowym przykładzie nopów) do ~64 KB klasycznego cache. wydajność nie jest oczywiście porównywalna...