Szanowny Użytkowniku,
Informujemy, że za 30 dni tj. 30 listopada 2024 r. serwis internetowy Forum PC LAB zostanie zamknięty.
Administrator Serwisu Forum PC LAB - Ringier Axel Springer Polska sp. z o.o. z siedzibą w Warszawie: wypowiada całość usług Serwisu Forum PC LAB z zachowaniem miesięcznego okresu wypowiedzenia.
Administrator Serwisu Forum PC LAB informuje, że:
- Z dniem 29 listopada 2024 r. zakończy się świadczenie wszystkich usług Serwisu Forum PC LAB. Ważną przyczyną uzasadniającą wypowiedzenie jest zamknięcie Serwisu Forum PC LAB
- Dotychczas zamowione przez Użytkownika usługi Serwisu Forum PC LAB będą świadczone w okresie wypowiedzenia tj. do dnia 29 listopada 2024 r.
- Po ogłoszeniu zamknięcia Serwisu Forum od dnia 30 października 2024 r. zakładanie nowych kont w serwisie Forum PC LAB nie będzie możliwe
- Wraz z zamknięciem Serwisu Forum PC LAB, tj. dnia 29 listopada 2024 r. nie będzie już dostępny katalog treści Forum PC LAB. Do tego czasu Użytkownicy Forum PC LAB mają dostęp do swoich treści w zakładce "Profil", gdzie mają możliwość ich skopiowania lub archiwizowania w formie screenshotów.
- Administrator danych osobowych Użytkowników - Ringier Axel Springer Polska sp. z o.o. z siedzibą w Warszawie zapewnia realizację praw podmiotów danych osobowych przez cały okres świadczenia usług Serwisu Forum PC LAB. Szczegółowe informacje znajdziesz w Polityce Prywatności
Administrator informuje, iż wraz z zamknięciem Serwisu Forum PC LAB, dane osobowe Użytkowników Serwisu Forum PC LAB zostaną trwale usunięte ze względu na brak podstawy ich dalszego przetwarzania. Proces trwałego usuwania danych z kopii zapasowych może przekroczyć termin zamknięcia Forum PC LAB o kilka miesięcy. Wyjątek może stanowić przetwarzanie danych użytkownika do czasu zakończenia toczących się postepowań.
AMDK11
-
Liczba zawartości
1184 -
Rejestracja
-
Ostatnia wizyta
Odpowiedzi dodane przez AMDK11
-
-
Up@
i5-13600K jest fizycznie na układzie RaptorLake który ma 6xL2 2MB(P-core) + 2x L2 4MB(8MB i 8x e-core).
-
31 minut temu, Tornado3 napisał:🤦♂️ Gościu Ty nie rozumiesz że ta większa ilość L2 i L3 przy identycznym zegarze nie daje praktycznie nic ? To nie ma nic wspólnego z ulepszeniem.
Novi specjalnie kastrował dla mnie 13600k do 6/12 i w cb23 ma identyczny wynik jak 12400f oba ustawione na 5100mhz
Bardzo prosty przykład w grach
13600k jest w większości gier wydajniejszy od 12900k pomimo niższego cache który według Was ma przecież kolosalne znaczenie 🤦♂️
-
34 minuty temu, SebastianFM napisał:Kolega się trochę zapędził w tym co jest kotletem a co nie jest. RaptorLake jako 2 generacja na ten sam LGA1700 to na tyle solidna zmiana którą warto wziąć pod uwagę.
Nikt przecież nie pisał że RaptorLake to nowa mikro architektura ale nazywanie RaptorLake kotletem to dalekoidące stwierdzenie.
-
1
-
-
20 minut temu, Wu70 napisał:Bardzo
To jest po prostu inna konfiguracja tego samego produktu. Sam pisałeś że już alder był zaprojektowany z przedziałem cache.
Tak samo ilość rdzeni, dla mnie to kotlety trochę inaczej skonfigurowane.
Wcześniej jak 8-9-10gen zwiększali ilość rdzeni to wszystko były refreshe, czyt. kotlety.
12 i 15gen to są nowości i nowe produkty, nawet 11 taką była mimo że słaba.
Jak później przywrócą skasowany model 8+32 to pewnie też będziecie się cieszyć że coś nowego, a to tylko kotlet powiększony i odsmażany.
Kotletem było by gdyby między AlderLake a RaptorLake różnica sprowadzała się tylko i wyłącznie do ilości rdzeni. RaptorLake nie dość że ma znacznie więcej L2 na rdzeń P, 2x więcej L2 na rdzeń e to ma jeszcze 2x więcej rdzeni e i ogółem więcej L3 o 6MB.
Jak na 2 generację procesorów na LGA1700 to dość solidne ulepszenie i na pewno nie kotlet.
Kotletletem jest 14900 względem 13900 ponieważ technicznie układ jest identyczny bez dodania chociażby większej ilości rdzeni.
8-9-10 generacja poza większą ilością rdzeni + L3 nie wprowadzała żadnych innych zmian. Nawet L2 jest ten sam choć z drugiej strony to i te generacje nie można nazwać kotletami ponieważ każda wprowadzała większą ilość rdzeni i przetasowanie w niższych modelach. Ale technicznie niczym się rdzenie nie różniły.
W RaptorLake masz poza większą ilością L3 wynikającą z dodania rdzeni, więcej L2 na każdy rdzeń. Na pewno nie napisałbym że to fizycznie kotlet bo tak nie jest.
-
6 minut temu, Kyle_PL napisał:Pisałem już że są różnice w konfiguracji/numerkach. Nie to jest sednem różnic technologicznych (np. inny proces, inna budowa rdzenia). No ale jak jesteście innego zdania - proszę bardzo.
Zen 3DX to też tylko zmiany w konfiguracji/numerkach
Po prostu napisanie że AlderLake i RaptorLake to to samo bez podania różnic to dalekoidące uproszczenie.
-
15 minut temu, Kyle_PL napisał:@AMDK11 to nadal różnice kosmetyczne. To nadal ta sama technologia, ten sam proces.
Między 1.25MB a 2MB L2 dla P-Core i między 2MB a 4MB dla 4x e-Core w dodatku 2x więcej e-Core to nie wiem czy to tylko taka kosmetyka jak na odświerzenie na to samo gniazdo(LGA1700). Większy L2 to i większy perfeczer w rdzeniach.
Na pewno jak na 2 generację tej samej podstawki to masz większą wydajność a zmiany są więcej niż kosmetyczne. Owszem sam rdzeń x86 dalej jest ten sam ale układ RaptorLake to solidne ulepszenie. Natomiast 14 generacja to parodia generacjina i tutaj nie ma nic nowego poza nazwą i deczko podniesionym taktowaniem oraz przemianowaniem kilku modeli na takie z większą ilością rdzeni e.
Więc o 12 gen AlderLake i 13 gen RaptorLake nie można napisać że to to samo(poza kilkoma modelami wykorzystującymi jeszcze układ AlderLake). Natomiast 14 gen niczym nie różni się od RaptorLake.
-
12 minut temu, Kyle_PL napisał:Ja tam widzę w i3 12100 i i3 14100 tyle samo wszystkiego, więc pokaż mi gdzie te różnice:
To samo i5 14400 i i5 12600K:
Ponieważ niektóre modele 13 generacji(niższa półka) wykorzystują nadal układ AlderLake a nie RatorLake. Ktoś kto interesował się musiał na to uważać jeśli chciał mieć te nowości które zawiera RaptorLake.
-
1
-
-
6 minut temu, Kyle_PL napisał:Przecież 12, 13 i 14 generacja to ta sama technologia. Zmienili nieco konfigurację rdzeni/PowerLimity (nieco bardziej wykręcili to i owo) ... ale to nadal (technicznie) to samo.
Różnice to były między 10 a 11 generacją i między 11 a 12 generacją. Natomiast 12, 13, 14 to jeden kit.
W 12 gen masz 1.25MB L2 na P-Core i 2MB L2 na klaster 4x e-Core. Ogółem 8 P-Core + 8 e-Core.
W 13 gen masz 2MB L2(zysk IPC średnio +2-3%) na P-Core i 4MB L2 na klaster 4x e-Core. Ogółem 8 P-Core + 16 e-Core. W przypadku 13 gen nie ma mowy o odgrzewanym kotlecie mimo iż architektura rdzeni z grubsza jest taka sama.
Odgrzewanym kotletem jest 14 gen mimo że co niektóre modele mają więcej e-Core.
-
1
-
-
3 godziny temu, Phoenix. napisał:I to jest piekne, ze tak naprawde topowy cpu spokojnie styka nawet na 5lat. Rozsadnie myslacy czlowiek nie zmienia cpu co generacje
Ale tutaj ludzie nie maja za grosz rozsadku 
10fps wiecej przy 150fps na nowym cpu i cyk zmiana na nowy 
To także hobby więc dla takich zawsze musi być najnowsza generacja choćby miała dać tylko +5%.
-
1
-
-
7 godzin temu, PiPoLiNiO napisał:@AMDK11 Reasumując, 15 gen to kolejny odgrzewany kotlet?
Jaki tam kotlet? To całkowicie przeprojektowany od podstaw nowy projekt P-Core oraz całkowicie nowy e-Core. Najprawdopodobniej wariant LionCove w ArrowLake będzie osiągał wyższy IPC(moim zdaniem).
Chodziło mi o to że Zen5 zyskuje średni wzrost IPC +16% z uwzględnieniem w krzywej AVX512 i SMT. Wariant LionCove w LunarLake zyskuje średnio +14% bez AVX512 i HT.
Tak jak już w którymś z wcześniejszych postów pisałem że wariant w LionCove w LunarLake ma m.in cache L1, L2 i L3(?) z pasmem komunikacyjnym 64B bo jak twierdzi Intel taki cache ma mniejszą powierzchnię. Wariant w ArrowLake ma nowe 128B pasma komunikacyjne cache. Ale to nie jedyna(oprócz HT) zmiana jaka będzie dla wariantu LionCove w ArrowLake 🙂
-
4
-
-
Nie wiem czy wiecie ale krzywa wzrostu IPC dla Sunny/CypressCove, GoldenCove, Zen4 i Zen5 obejmuje instrukcje związane z AVX512. Dodatkowo krzywe wzrostu IPC obejmują najprawdopodobniej także SMT/HT. Także gdyby usunąć AVX512 i SMT/HT z krzywej wzrostu IPC średnia poleciała by na dół.
Wariant LionCove w LunarLake fizycznie nie ma AVX512 ani HT.
-
3 godziny temu, Thimedes napisał:
To że dawniej (np. lata 1985-2000) Intel dostarczał znacznie fajniejszy postęp procesorów komputerowych (niż np. w latach 2012-2024) to nie jest tylko opinia, a także mierzalny fakt. Po prostu co 18 miesięcy regularnie w sprzedaży pojawiały się o 100% wydajniejsze proce, a to nie była wydajność na niby tylko całkiem całkiem realna, prawdziwa i zauważalna. Kompletnie nie to co współcześnie. Wzrosty +100% do wydajności na cykl, +100% do taktowania lub +100% do przepustowości pamięci. A współcześnie? Puste gadanie, bzdurne slajdy, rdzenie prawie dla nikogo... 😕
Łatwo było podbijać wydajność gdy startowało się z bardzo niskiego pułapu a wręcz z podłogi.
Wtedy łatwiej było podbijać taktowanie w połączeniu ze zmianami architektury dawało ogromnego bosta.
Dzisiaj rdzenie względem tamtych są niewyobrażalnie bardziej skomplikowane a malejące wzrosty powodują że trzeba mocniej rozbudować rdzeń by uzyskać podobny wzrost IPC.
Z lewej GoldenCove a z prawej RedwoodCove.
Np LionCove ma blok predykcji(Branch Predictor) !!!8x większy!!! a sam ten blok to ogromna wielokrotność takich np Pentium 1.
SunnyCove to 300 mln tranzystorów na rdzeń więc czym jest w porównaniu taki Pentium 1 z 3.3 mln tranzystorów?
486DX2(zintegrowany koprocesor FPU x87) 1.2 mln Tr
Pntium(1) 3.3 mln Tr
Pentium MMX 4.5 mln Tr
Pentium III(bez L2) 9.3 mln Tr
Skylake 217 mln Tr
SunnyCove 300 ml Tr
GoldenCove to zapewne już poziom 400-450 mln tranzystorów.
To ile ma LionCove? 700-800 ml tr?
Zbliżamy się nieuchronnie do pojedynczego rdzenia złożonego z miliarda tranzystorów.
-
9 minut temu, Phoenix. napisał:To ten sam Keller co zwiastowal ogromny skok wydajnosci w Zen5??
Czy moze brat blizniak, ktory zmienil zdanie 
Koledzy z AMD przekazali mu fałszywe dane
😁-
1
-
-
Jim Keller zdradza więcej szczegółów odnośnie tego co robił w AMD i Intelu i z jakimi problemami musuiał się zmierzyć:
Jest to w sumie potwierdzenie tego że LionCove jest tym nowym podejściem do projektowania czyli jedna z tych rzeczy które były problemem w Intelu. Pomimo oporu wielu ludzi wobec Jima Kellera ostatecznie przyjęto w Intelu jego plan i metodę projektowania.
Ciekawa lektura 🙂
-
1
-
1
-
-
Ale już wtedy wiedzieli że dni Netbruta są policzone. To co w międzyczasie wypuszczali to tylko zapchajdziura a promować P4 musieli do czasu Core 2.
Banias i Yonah już byli dobrymi konkurentami(architektura) K7 i K8 ale był problem z osiągnięciem wyższego taktowania bo zrównanie się wydajnością z AMD to było dla Intela za mało. Więc mocno przeprojektowali i rozbudowali rdzeń do postaci Conroe który w połączeniu z najlepszym procesem dał bardzo dużą przewagę.
Pentium 4(Netbrust) można postrzegać jako pole doświadczalne na czas prac nad właściwym i docelowym projektem. Nawet w AMD się tego niespodziewali i myśleli że Netbrust będzie rozwijany o wiele dłóżej.
-
3 godziny temu, kadajo napisał:W sumie dobrze ze Intel jest w czarnej dupie, czarna dupa zawsze zmusza do przełomowych zmian i rozwiązań.
Kiedyś z czarnej dupy powstał Core2Duo.
Conroe(Core 2) nie powstał z czarnej du... Conroe wywodzi się w prostej linii od Pentium III-Banias(Pentium M)-Dothan(Pentium M 2gen)-Yonah(Core 1)-Conroe(Core 2). Intel w trakcie promowania Pentium 4(Netbrust) już wiedział że przyszłość to Conroe nad którym równolegle trwały prace. Promowali P4 aż do czasu ukończenia Conroe.
Ale Pentium 4 umożliwił opracowanie technik i rozwiązań(m.in UOP Cache i SMT) które zaimplementowano później w Core.
Teraz w ArrowLake-S intel będzie stosował o wiele lepszy proces technologiczny, który do tej pory był największym problemem. RaptorLake nadal bazuje na E10SF.
-
1
-
-
Z filmu bardziej szczegółowo omawiającego architekturę są dane nieprzedstawione na slajdach. Np UOP Cache w GoldenCove 4000 8-Wide został zmieniony w LionCove na 5250 12-Wide i to co już wcześniej podałem z cytatu UOP Queue z GoldenCove 144 na 192 w LionCove. Przepustowość rządań z L2 została potrojona ze względu na 8x większy blok predykcji który zachowuje taką samą dokładność co ten w GoldenCove. LionCove w ArrowLake będzie się różnił od tego w LunarLake nie tylko 3MB L2. M.in L1 i L2 w ArrowLake ma być większy obszarowo przez 2x szerszą szynę danych z 64bit na 128bit.
Dodatkowo względem GoldenCove który pobiera z L1-Instrukcji 32 Bajty/cykl, teraz LionCove pobiera 48 Bajtów/cykl.
zdolność dekodowania i wysyłki z UOP Cache wzrosła z GoldenCove 6+8 do 8+12 w LionCove. To przejście z 14 ops na 20 ops.
Golden/RedwoodCove
L1-D 48KB 5-cykli(na ChipssandChasse po testach i gruntownej analizie zachowania L1-D autor mocno skrytykował tak wysokie opóźnienie co ma negatywne skutki dla IPC)
L2 2MB 16-cykli
Zen4
L1-D 32KB 4-cykle
L2 1MB 14-cykli
LionCove
L0-D 48KB 4-cykle(Skylake L1-D 32KB 4-cykle i Zen5 48KB 4-cykle)
L1-D 192KB 9-cykli
L2 3MB 17-cykli
Inżynier twierdzi że L0-D(poprzednio L1-D) został całkowicie przeprojektowany by obniżyć opóźnienie z 5 do 4 cykli a dodanie pośredniego poziomu cache rozwiązuje całkowicie problem z kompromisami między bardzo małym ale szybkim cache a bardzo dużym ale powolnym zaspokajając praktycznie każdego typu obciążenie i typ danych dając praktycznie same korzyści dla IPC. Trzy poziomy pamięci(L0-D, L1-D i L2) są wymieniane przez inżyniera jako jedne z największych zmian i innowacji w LionCove.
Zamierzali dać bardzo duży L1-D ale opóźnienia byłyby zbyt wysokie dla części scenariuszy więc dodali poziom pośredni który eliminuje problem raz na zawsze.
LionCove muszę przyznać jest imponujący. Chcę zobaczyć strukturę rdzenia i jak wypadnie IPC wariantu dla ArrowLake.
Obawiam się że przez nową metodologię projektową struktura rdzeni będzie bardziej przypominać mont czy Zen gdzie nie widać już tylu szczegółów bloków funkcjonalnych. Wydaje mi się że poprzednia metoda była stosowana głównie dla łatwiejszego wyszukiwania błędów w strukturze dzięki małym fragmentom logiki wyraźnie oddzielonym od siebie. Choć z drugiej strony do starej metodologi pewnie byli przyzwyczajeni starzy inżynierowie i nie chcieli tego zmieniać ale Keller wywarł nacisk i LionCove jest owocem nowego podejścia.
-
Tłumacz google z Tomshardware:
"Firma Intel przeszła także z używania własnych narzędzi projektowych na narzędzia zgodne ze standardami branżowymi, zoptymalizowane pod kątem ich wykorzystania. Stare architektury Intela projektowano z „Fub” (bloków funkcjonalnych) składających się z dziesiątek tysięcy komórek składających się z ręcznie rysowanych obwodów, ale obecnie firma zaczęła używać dużych, syntetyzowanych partycji składających się z setek tysięcy do milionów komórek. Usunięcie sztucznych granic skraca czas projektowania, zwiększa wykorzystanie i zmniejsza powierzchnię.
Pozwoliło to również na dodanie do projektu większej liczby pokręteł konfiguracyjnych, aby szybciej tworzyć niestandardowe projekty specyficzne dla SoC, a główny architekt twierdzi, że pozwala to na większą personalizację rdzeni używanych w Lunar Lake i Arrow Lake. Ta metodologia projektowania umożliwia również przeniesienie 99% projektu na inne węzły procesowe, co jest kluczowym postępem, który zapobiega potknięciom, które widzieliśmy w przeszłości, gdy nowe architektury Intela były opóźniane z powodu ogromnych opóźnień węzłów procesowych (jak na przykład w przypadku 10 nm)."
Jestem pewny na 99% że LionCove jest projektem w którym Jim Keller miał swój wkład.
EDIT:
"Intel twierdzi, że poszerzył blok przewidywania o 8 razy w porównaniu z poprzednią architekturą, zachowując jednocześnie dokładność. Intel potroił także przepustowość żądań z pamięci podręcznej instrukcji do L2 i podwoił przepustowość pobierania instrukcji z 64 do 128 bajtów na cykle. Dodatkowo zwiększono przepustowość dekodowania z 6 do 8 instrukcji na cykl, jednocześnie zwiększając pamięć podręczną mikrooperacji wraz z przepustowością odczytu. Zwiększono także kolejkę mikrooperacji ze 144 do 192 wpisów."
Wygląda na to, że LionCove to totalnie przeprojektowany rdzeń, zaprojektowany od podstaw z nowym podejściem. Z tego co podaje Intel IPC LionCove w ArrowLake-S będzie inne(wyższe) ponieważ na prezentacji intel podkreśla że średni wzrost IPC +14% odnosi się do LionCove w LunarLake a nie ogólnego projektu.
-
8 godzin temu, Butu napisał:@AMDK11
IPC w Arrow Lake (P-core) podskoczy o góra 10% jednak czy wzrosty powinny być jednak nieco wyzsze?Jeśli w LunarLake dla zachowania jak najmniejszego obszaru i energooszczędności wycięli funkcje z rdzenia LionCove to równie dobrze w ArrowLake teoretycznie może być m.in więcej jednostek wykonawczych czy większy ROB. Sam jestem tego ciekawy ale na odpowiedź przyjdzie nam jeszcze poczekać bo na tym etapie ciężko wróżyć.
Przypomniałem sobie wcześniejsze plotki że LionCove w LunarLake ma być inny niż ten w Xeon i ArrowLake-S. Obawiałem się że lepsza(bardziej rozbudowana) wersja będzie w LunarLake ale ta prezentacja Intela mówi coś zupełnie odwrotnego, że w Xeon i ArrowLake mogże być bardziej dopakowany LionCove. Tym samym IPC może być z goła inne.
Ale podkreślam że na tym etapie to tylko gdybanie.
Edit:
LionCove rozdzielając harmonogram na osobny dla ALU i osobny dla FPU sprawił że rdzeń teraz przypomina Zen i mont.
Wydzielenie jednostek FP do osobnego bloku z osobnym harmonogramem ma tę zaletę że można przeprojektować, rozbudować lub odchudzić FPU niezależnie od reszty rdzenia. Także resztę rdzenia można modyfikować bez ruszania bloku FPU. Poza tym takie podejście upraszcza harmonogram Integer mimo że osobne harmonogramy i blok FPU zajmują więcej tranzystorów. Wydaje się że zyskują na takim podejściu obciążenia mieszane i SMT.
Ale sama modyfikacja architektury rdzenia to już wyższy poziom ponieważ wcześniej podstawa czyli główna część rdzenia była taka sama dla różnych segmentów i na różne rynki Xeon i Core. Wychodzi na to że teraz zależnie od potrzeb rynku można odchudzić lub dopakować architekturę rdzenia w mniejszy lub większy predyktor, dekoder, ROB, Harmonogram czy jednostki wykonawcze. To zupełnie nowe podejście. Jestem bardzo ciekawy jak to się sprawdzi w ArrowLake i DiamondRapids i czy faktycznie LionCove będzie w nich bardziej dopakowany zasobami.
Edit:
Ciekawe jest też to że LionCove ma predyktor 8x większy niż ten z GoldenCove. 8 razy większy!
Chce zobaczyć zdjęcie struktury rdzenia LionCove.
Edit:
"Podczas sesji pytań i odpowiedzi ujawniono, że Intel twierdzi, że istnieją dwa sposoby wytwarzania chipów: albo inwestujesz we wprowadzenie znaczących zmian w architekturze, albo po prostu używasz wysokiej częstotliwości jako swojego modelu. To drugie jest trudniejsze i zajmuje dużo więcej czasu, więc zaczynając od Lunar Lake , Intel przekonał się, że rozsądniejszą decyzją będzie pójść pierwszą drogą, czyli wprowadzeniem zmian architektonicznych dla swoich chipów nowej generacji. Model rozwoju mikroarchitektury zapewnia również znacznie większą efektywność energetyczną, więc w przyszłych chipach, po Lunar Lake, wszystko będzie opierać się na IPC."
"
Strategia architektoniczna polegała na skupieniu się na ulepszeniach instrukcji na cykl, są to ulepszenia mikroarchitektury. Tworząc procesory, zazwyczaj możesz pomyśleć o tym, ile czasu chcesz spędzić na tworzeniu mikroarchitektury, co wiąże się z wieloma interesującymi wyzwaniami, ponieważ patrzysz na różne potoki, rozmiary pamięci podręcznej, instrukcje takie jak ta lub po prostu spędziłeś czas na ciasnej obudowie i jeśli masz naprawdę wysoką częstotliwość jako model, zajmuje to dużo więcej czasu, więc przesuwamy nasz czas w stronę mikroarchitektury, ponieważ tam można uzyskać znacznie większą wydajność energetyczną. To jeden z naszych pierwszych poważnych kroków dla Lion Cove, czyli naszego procesora, Skymont E-Core, każda następna generacja to to samo, idź po IPC, IPC, IPC.
Intel"
"
Panther Lake ma znacznie większą elastyczność pamięci, różne opcje elastyczności pamięci i możemy ją skalować, niezależnie od tego, czy mówisz o typowym TDP 15 W lub wyższym. W przypadku Lunar Lake chcieliśmy mieć jeden główny produkt zoptymalizowany pod kątem urządzeń mobilnych, który naprawdę umożliwiłby uzyskanie architektury towarów w dobrym stanie, a następnie skalowanie jej w taki sposób, że pierwszym krokiem jest uzyskanie architektury, a następnym krokiem jest jej skalowanie. Skala obejmowałaby znacznie większą elastyczność w zakresie punktów projektowania termicznego i technologii pamięci.
W przypadku następnej generacji nie spieszymy się z jej zwiększeniem, ponieważ będziemy obsługiwać kilka segmentów.
Intel"
-
7 godzin temu, TheMr. napisał:Delete
-
1 godzinę temu, Wu70 napisał:"Hyperthreading Opcjonalnie
W młynie plotek krążyły pogłoski, że Lion Cove nie będzie wyposażone w technologię Hyperthreading, co częściowo jest prawdą. W Lunar Lake firma Lion Cove nie tylko wyłączyła Hyperthreading, ale firma Intel poszła o krok dalej i usunęła części umożliwiające Hyperthreading z rdzenia znajdującego się w Lunar Lake.
Usunięcie Hyperthreadingu ma duży sens w przypadku Lunar Lake, zarówno ze względu na zmniejszenie rozmiaru matrycy wersji Lion Cove znalezionej w Lunar Lake, jak i uproszczenie pracy Thread Director.
Na Meteor Lake dyrektor Thread miał cztery miejsca do umieszczenia programu: P-Core, P-Core Thread, E-Core i LP E-Core. To była duża złożoność, z którą musiał sobie poradzić Thread Director. Lunar Lake eliminuje wiele złożoności, mając do dyspozycji tylko P-Cores i E-Cores dla Thread Director. Jednak usunięcie Hyperthreadingu nie ma sensu w przypadku wszystkich produktów, w których Lion Cove będzie używany.
Dzięki przejściu z morza „Fubs” do morza komórek Intel może teraz lepiej dostosować pojedynczą architekturę do wielu produktów. Oznacza to, że chociaż Lunar Lake może nie obsługiwać Hyperthreading, inne produkty, takie jak Arrow Lake lub hipotetyczny przyszły procesor serwerowy, który będzie korzystał z przyszłych rdzeni P, będą mogły obsługiwać Hyperthreading, jeśli aplikacja będzie mogła na tym skorzystać."
Techpowerup:
"Chociaż prawdą jest, że HTT to świetny sposób na wykorzystanie bezczynnych zasobów sprzętowych rdzenia poprzez równoległe wykonanie drugiego wątku na poziomie sprzętowym, oznacza to dodanie sprzętu do śledzenia i wskazywania drugiego wątku podczas jego podróży przez rdzeń. Są to elementy fizyczne, które zajmują obszar matrycy i pozostają włączone niezależnie od tego, czy masz włączoną funkcję HTT, czy nie. Intel fizycznie usunął komponenty potrzebne do działania HTT i twierdzi, że oszczędności w mocy i obszarze matrycy można zamienić na wyższe częstotliwości taktowania i IPC w rdzeniu, odgrywając kluczową rolę w doprowadzeniu Lunar Lake do pożądanej wydajności/wat cele. Po usunięciu HTT i powiązanego sprzętu w danym węźle Lion Cove zapewnia 15% oszczędności w obszarze matrycy przy 5% wzroście wydajności/mocy; i 15% wzrostu wydajności/mocy/powierzchni."
Wccftech:
"Kiedy architektura rdzenia Lion Cove była w fazie rozwoju, miała ona być skierowana na tradycyjny rynek procesorów, co oznaczało, że widzieliśmy wariant Lion Cove, który zachowałby obsługę hiperwątkowości lub SMT. Kiedy jednak do projektu Lunar Lake wybrano rdzenie P firmy Lion Cove, zespół programistów musiał sprawdzić każdy dostępny tranzystor i sprawdzić, czy ma sens zastosowanie go w produkcie.
Biorąc pod uwagę naprawdę niską charakterystykę mocy Lunar Lake, ostatecznie zdecydowano się zrezygnować ze obsługi SMT, co zaowocowało lepszą przepustowością i wydajnością, dlatego ostateczny projekt Lion Cove ostatecznie wyeliminował wymóg posiadania HT/SMT na pokładzie. Usunięto także synchronizację transakcji i rozszerzenia Advanced Matrix. Intel mniej więcej usunął każdy tranzystor, który nie zwiększał produktywności procesorów.
Usunięcie logiki hiperwątkowej i optymalizacja rdzenia prowadzi do +15% wydajności na wzrost mocy, +10% wydajności/obszar i +30% wydajności/moc/obszar w porównaniu z procesorem bez hiperwątków przy obciążeniach jednowątkowych.
Jednak to nowe podejście nadal zapewnia +5% lepszą wydajność/moc i +15% poprawę wydajności/mocy i obszaru w porównaniu z implementacją hiperwątkową. Jedynym minusem jest wydajność/obszar, który spada o -15%."
-
Co do L2 to GoldenCove też miał 1.25-2MB więc to nic nowego. Chodzi o wycinanie logiki z np FPU czy HTT(SMT) co powinno być widoczne w strukturze rdzeni.
Będzie trzeba przeanalizować zdjęcia struktur rdzeni LionCove dla różnych wersji gdy już będą dostępne.
-
Naprawdę zgłupiałem już. Podobno rdzeń LionCove w LunarLake jest inny niż ten w ArrowLake. Podobno w wersji dla LunarLake zaimplementowano tylko niezbędne tranzystory i "usunięto całą zbędną logikę" by ograniczyć obszar i moc w tym HTT(SMT) a także AMX i wektory 512b. Rdzeń LionCove w ArrowLake ma być fizycznie bardziej rozbudowany więc i IPC może być inne. Cholera.
Jakby tego było mało na slajdzie nowego Xeona rdzeń RedwoodCove ma 8 drożny dekoder tak samo jak LionCove. Nie mam pojęcia czy to błąd czy faktycznie tak jest. Napisałem o tym na forum Anandtech i jestem ciekawy jak sprawa się rozwinie.
Jeśli RedwoodCove ogólnie ma 8 drożny dekoder + inne zmiany to znaczy że IPC jest wyższe niż RaptorCove(samej architektury rdzenia).
Czyżby Intel miał więcej projektów rdzeni i kombinacji funkcji? Jeśli tak to sprawa wydaje się być bardziej skomplikowana niż może się wydawać.
-
Intel Raptor Lake / Meteor Lake - 14 generacja
w Intel
Napisano · Edytowane przez AMDK11
A gdzie ja temu zaprzeczyłem że RaptorCove i GoldenCove pod względem logiki x86 to to samo? To Ty nie rozumiesz że AlderLake i RaptorLake to nie są te same produkty 😄
To nie jest ten sam produkt.
Ale gdybyś napisał że to praktycznie ta sama mikro architektura rdzeni z większym L2 i i ilością rdzeni to było by ok